Різниця між дизайном передньої частини та задньою конструкцією чіпа

Основне визначення дизайну фронту та заднього дизайну

Дизайн переднього кінця: зосереджується на впровадженні логічних функцій у ланцюзі. По суті, це розробити схему "на папері", включаючи те, що чіп зробить "та" як він буде обчислений ".

Дизайн заднього кінця: Фокус приділяється фізичній реалізації, тобто як "висадити" ланцюг, визначений переднім кінцем, і "зробити" його на кремнієвій вафлі.

Розуміння аналогії: Процес побудови будинку

Дизайн переднього кінця схожий на дизайнер будівлі, який відповідає за визначення структури, функціонального макета, схеми, сантехнічних маршрутів тощо.

Дизайн Back-End більше схожий на цивільного та будівельного інженера, який відповідає за перетворення планів у фізичні будівлі та гарантую, що будинок є безпечним, сумісним та корисним.

Передня конструкція: від "абстрактної функції" до "моделі схеми"

Завдання дизайну передньої частини-перетворити абстрактні функціональні вимоги до чітких, досяжних логічних схем.

Основний вміст включає:

Формулювання специфікацій: Зрозумійте потреби клієнта та формуйте специфікації чіпів.

Дизайн архітектури та поділ модулів: Призначте функціональні блоки, формулювати потік даних та логіку управління.

Кодування HDL: Verilog\/VHDL використовується для опису функції логіки та форми RTL -коду.

Функціональне моделювання: Підтвердьте, що проект відповідає специфікаціям для перевірки рівня поведінки.

Логічний синтез: перетворюйте RTL в мережеві списки рівня воріт, і генеруйте ланцюгові мережеві списки на основі стандартних бібліотек комірок.

Формальний аналіз та аналіз часу: переконайтеся, що в процесі синтезу немає функціонального відхилення та перевірте логічну правильність та конвергенцію часу.

Мета: сформувати надійний, синтезізований та перевірений логічний список.

0040-02544 Верхня тіло, DPS Metal

Дизайн Back-End: від "моделі схеми" до "суцільної реалізації"

Завдання конструкції заднього кінця полягає у впровадженні фізичного компонування фізичного ланцюга на основі мережевого рівня на рівні воріт, наданого передовим кінцем.

Основний вміст включає:

Дизайн DFT: вставте тестові структури (наприклад, ланцюги сканування) для поліпшення тестування.

Планування макета: Розташуйте розташування модуля та структурну компонування мікросхеми.

Інтеграція дерева годин (CTS): оптимізує розподіл годинника для забезпечення синхронізації.

Place & Route (P&R): Логічні ворота та дроти розміщуються на мікросхемі для формування макета.

Паразитарне вилучення та моделювання часу: Розгляньте вплив фізичних факторів на сигнал, такі як затримка, ємність та перехресний перехрес.

Фізична перевірка (LVS, DRC): Перевірте узгодженість планування схеми за допомогою логіки проектування та перевірте, чи дотримані правила процесу.

Мета: Створіть фізично виготовлений, функціонально правильний файл GDSII.

Передні та задні з'єднання

Хоча передній кінець та задній кінець належать до двох фаз, вони тісно пов'язані та мають багато перехресть:

Хоча передній кінець та задній кінець належать до двох фаз, вони тісно пов'язані та мають багато перехресть:

Демонструвати	Опис
Інтерфейс даних	Передній Netlist є відправною точкою для заднього дизайну
Обмеження дизайну	Обмеження часу, визначені під час синтезу переднього кінця, безпосередньо впливають на розміщення та маршрутизацію
Валідувати синергію	Постсимуляція здійснюється з функціональною моделлю фронту та паразитарною інформацією, витягнутим із заднього кінця
Ітеративний відгук	Якщо Backend виявляє порушення термінів або проблеми цілісності потужності, вам потрібно відгук до переднього кінця, щоб регулювати архітектуру чи політику часу

Короткий зміст: Відмінність та індукція з'єднання

Демонструвати	Дизайн переднього кінця	Дизайн заднього кінця
Об'єкт	Функціональна конструкція	Фізична реалізація
Введення	Специфікація	Netlists на рівні воріт
Випуск	Нетелик	Gdsii
Технічні проблеми	Дизайн RTL, моделювання, аналіз часу	Місце та маршрут, цілісність потужності, фізична перевірка
Інструмент	Verilog\/VHDL, емулятори, інструменти синтезу	Інструменти P&R, годинникові дерева, LVS\/DRC Verifiers
По черзі	Логічні структури, обмеження	Реалізація сутності, оптимізація зворотного зв'язку